10G TCP/IP 協議棧 FPGA IP Core 核 萬兆以太網絡加速 AXI4-Stream MAC+PCS/PMA
100G UDP/IP 協議棧 FPGA IP Core 核 萬兆以太網絡加速 AXI4-Stream MAC+PCS/PMA
NVMe AXI Stream/Master FULL FPGA IP Core SSD M.2 PCIe1.4 AXI4 存儲加速
40G UDP/IP 協議棧 FPGA IP Core 核 萬兆以太網絡加速 AXI4-Stream MAC+PCS/PMA
NVMe SPCIe FPGA IP Core SSD M.2 AMD PCI Express 軟 IP 核 AXI4 存儲加速
基于 AMD/Xilinx 40G 以太網 MAC IP 開發，MTU 支持高達 9000Bytes 數據傳輸，標準的 AXI4-Stream 接口，支持 AMD/Xilinx Zynq UltraScale+ RFSoC, Zynq UltraScale+ MPSoC, Zynq 7030/7035/7045/7100, Virtex UltraScale+, Kintex UltraScale+, Artix UltraScale+, Virtex UltraScale, Kintex UltraScale, Virtex 7, Kintex 7 系列 FPGA 器件。40G 萬兆以太網以其高帶寬和低延遲的特點，能夠確保數據的快速傳輸和實時處理，而 TUDP 協議棧更是提高了數據傳輸的效率和準確性。
為您提供了快速可靠、更低成本和更高性能的解決方案，顯著縮短上市時間，適用于高帶寬、低延遲和高速數據傳輸的場景，如數據中心、科研實驗、工業自動化、醫療、測試與測量、4K/8K 高清視頻傳輸、電信、金融交易等領域。
符合 IEEE802.3 標準的 ARP、IPV4、ICMP、UDP 協議棧
快速傳輸，實時處理，支持 UDP/IP 校驗和處理
用戶接口和 Ethernet MAC+PCS/PMA IP 接口為標準 AXI4-Stream 接口
ARP 報文應答支持所有查詢應答，可緩存 10 ARP 表
MTU 支持 9000Bytes ~ 64Bytes 數據傳輸
數據總線寬度 256bit，312.5MHz 時鐘
Verilog 代碼解決方案
開發工具
UDP/IP 協議棧 IP Core 與用戶接口、Ethernet MAC+PCS/PMA IP 接口均為標準的 AXI4-Stream 接口，其中 Ethernet MAC+PCS/PMA 可以是任何第三方 IP，在提供的設計實例中，使用的是 AMD/Xilinx 40G/50G Ethernet Subsystem IP。
設計語言
Verilog
開發工具
Vivado 2020.1
支持器件
AMD Kintex 7/Virtex 7 系列
AMD Virtex Ultrascale/Kintex UltraScale 系列
AMD Virtex Ultrascale+/Kintex UltraScale+/Artix UltraScale+ 系列
AMD Zynq 7000 SoC 系列 7030/7035/7045/7100
AMD Zynq UltraScale+ MPSoC/Zynq UltraScale+ RFSoC 系列
IP 資源消耗評估采用 AMD Zynq UltraScale+ MPSoC 系列 FPGA 開發板，提供了一個功能齊全的設計平臺，用于構建以通信為中心的以太網應用。Zynq UltraScale+ MPSoC XCZU19EG 開發板提供了一個帶有參考設計的開箱即用型硬件平臺，可縮短開發時間，讓您專注于目標應用。
器件系列
Zynq UltraScale+ MPSoC
芯片型號
XCZU19EG-FFVC1760-2-I
頻率 (MHz)
312.5
CLB Regs
16324
CLB LUTs
10050
CLB
2478
BRAM Tile
5
URAM
5
Design Tools
Vivado 2020.1
注：IP 實際邏輯資源消耗受實例化中其他邏輯資源消耗影響
40G UDP/IP 協議棧網絡加速 FPGA IP Core 主要適用于需要高帶寬、低延遲和高速數據傳輸的場景，如數據中心、科研實驗、工業自動化、醫療、測試與測量、4K/8K 高清視頻傳輸、電信、金融交易等領域。
數據中心網絡加速及云計算存儲
大規模 AI 與機器學習集群
工業自動化及物聯網
科研、醫療成像、基因測序
媒體娛樂 4K/8K 高清視頻傳輸
網絡通信及金融電信
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